UCIe

人工智能模型训练对算力需求的增长导致AI数据中心带宽需求的急剧增加。通过传统铜互连来增加总带宽已经面临严峻挑战，功耗、传输距离以及带宽密度的矛盾日益突出

在AI芯片与数据中心系统持续向更高规模演进的过程中，Chiplet已经从“前沿探索”走向“现实选项”。

Sarcina推出了基于 UCIe-A（Advanced）与 UCIe-S（Standard） 的 32 GT/s 芯粒互连方案，并在中介层（RDL Interposer）和有机基板两个层面同时实现突破。