<p><em>作者：蒋修国，来源：信号完整性</em></p>
<p>编者注：高速PCB设计有很多比较考究的点，包括常规的设计要求、信号完整性的要求、电源完整性的要求、EMC的要求、特殊设计要求等等。本文主要是针对高速电路信号总线做了一些比较常规的要求列举了一些检查要点，其实还可以进一步的细化，比如针对1.6mm板厚的设计，使用的diff-end via的结构是8mil的drill，16mil的pad，40mil的anti-pad，36mil的via间距。这都需要根据实际的情况而定。所以网上很多经验法则都是仅供参考的，包括本文也是如此。</p>
<p>随着信号速率的提升，电子产品设计也是越来越复杂。无论设计的能力有多强、设计经验多丰富，总会出现一些意向不到的问题。所以很多公司，都会有一些设计规则，让大家在设计中有据可依，也可以在设计完成之后作为checklist，一步一步的检查。下面列举了一些在信号完整性以及电源完整性中需要检查的点：</p>
<p>1、阻抗是否满足设计要求，这主要根据传输线的结构检查确认。不同的总线有不一样的需求。</p>
<img alt="传输线" data-align="center" data-entity-type="file" data-entity-uuid="291cf254-a159-4f4a-bbe8-f3577064e070" height="416" src="/sites/default/files/inline-images/1_17.png" width="492" />
<p>2、高速信号线不要跨分割布线。</p>
<img alt="高速信号线不要跨分割布线" data-align="center" data-entity-type="file" data-entity-uuid="24292c83-7c13-411d-b268-88cfeb40720e" height="250" src="/sites/default/files/inline-images/2_14.png" width="437" />
<p>3、拓扑结构是否满足设计要求，对于SerDes总线，基本都是采用的点对点的设计结构，但是对于Memory，会涉及到T-type和Fly-by结构的选择，以及拓扑结构中每一段传输线的结构。</p>
<img alt="拓扑结构" data-align="center" data-entity-type="file" data-entity-uuid="ff2ab474-8119-4ff6-bf82-345efcf72f25" height="287" src="/sites/default/files/inline-images/3_14.png" width="477" />
<p>4、差分对内等长是否满足要求。对于速率特别高的总线，尽量满足等相位或者等时的要求。</p>
<img alt="差分对内等长是否满足要求" data-align="center" data-entity-type="file" data-entity-uuid="5a4b4cf4-9b16-411e-a1a8-770e149d2317" height="277" src="/sites/default/files/inline-images/4_12.png" width="391" />
<p>5、对于特定的总线，其对与对之间等长是否满足要求。</p>
<img alt="对于特定的总线" data-align="center" data-entity-type="file" data-entity-uuid="6b63e26c-5305-4e52-9b3c-eddff8ba737f" height="230" src="/sites/default/files/inline-images/5_7.png" width="408" />
<p>6、高速信号网络不要布在板边，在比较大的散热通道附近也不要有高速信号线。</p>
<p>7、信号线与信号之间的距离是否足够大，使串扰足够小。</p>
<img alt="串扰" data-align="center" data-entity-type="file" data-entity-uuid="f9907fc1-00ba-4f71-b987-b4c7fc08061e" src="/sites/default/files/inline-images/6_9.png" />
<p>8、如果要给高速信号网络包地线保护，那么要有足够的距离（3W），避免因为包地导致新的信号完整性问题。</p>
<img alt="信号完整性问题" data-align="center" data-entity-type="file" data-entity-uuid="f7f6dacd-e016-4d3f-a796-9e423fb2e262" height="304" src="/sites/default/files/inline-images/7_9.png" width="611" />
<p>9、发送端与接收端的信号线距离尽量远，能分层布线最好。</p>
<p>10、在高速电路的PCB板中不要出现浮铜，要么去掉，要么在浮铜上加GND via。</p>
<img alt="浮铜" data-align="center" data-entity-type="file" data-entity-uuid="dc36c289-0a6f-44c8-a270-5df3243009fd" height="240" src="/sites/default/files/inline-images/8_6.png" width="510" />
<p>11、高速信号网络的via不易过多，一般除了BGA或者Connector处，其它区域不超过1个，最差不超过2个via，同时要优化via到比较合适的大小。</p>
<p>12、观察高速信号的stub是否足够短，是否需要使用Back-drill。</p>
<img alt="观察高速信号的stub是否足够短" data-align="center" data-entity-type="file" data-entity-uuid="545722a9-2f80-4315-bffc-b92e05f23830" src="/sites/default/files/inline-images/9_9.png" />
<p>13、高速信号线在换层时，其via附近是否有伴随GND Via。</p>
<p>14、如果信号线有冗余设计，要确保传输线的stub要足够短，尽量减少信号完整性问题。</p>
<p>15、电源平面的设计是否满足通流的要求。</p>
<img alt="电源平面的设计是否满足通流的要求" data-align="center" data-entity-type="file" data-entity-uuid="338db41a-3487-45d0-a369-2594d3c14855" src="/sites/default/files/inline-images/10_9.png" />
<p>16、去耦电容的摆放是否合适，一般都是越小容量的电容越靠近芯片的摆放。</p>
<img alt="去耦电容的摆放是否合适" data-align="center" data-entity-type="file" data-entity-uuid="c422492f-a279-4295-aa0c-7088bd09ad66" height="173" src="/sites/default/files/inline-images/11_11.png" width="547" />
<p>17、去耦电容的出线是否满足短而粗的要求。</p>
<img alt="去耦电容的出线" data-align="center" data-entity-type="file" data-entity-uuid="226df836-e2f1-4887-aa73-cb5ab1542d30" height="310" src="/sites/default/files/inline-images/12_8.png" width="494" />
<p>以上只是之前做产品时做的关于高速产品设计简单SI部分的checklist。对于具体的产品和总线都有布线和结构等具体的要求。</p>
<p>不管是设计工具，还是仿真工具都在朝着越来越方便高效的方向发展。这样工程师在设计过程中都可以方便地使用工具进行仿真验证并检查设计的是否满足要求。</p>
<p>文章转载自： <a href="javascript:void(0);" id="js_name">信号完整性</a></p>