<p>关于PCB设计中的EMC问题主要重以下几个方面讲解（重点讲解布线）：<br />
1，布局</p>
<p>2，布线（串扰， 阻抗匹配）</p>
<p>3，电源去藕</p>
<p>4，信号的滤波和防护</p>
<p>5，安规</p>
<p><strong>布局</strong><br />
叠层结构：严格控制特性阻抗在规范范围内，保证走线到参考层的距离小于到其他层的距离，这是板级EMC设计的前提。参考面尽量完整，高速信号最好参考GND。</p>
<p>高速电路和低速电路，数字电路和模拟电路，IO电路，尽量都有自己的区域，避免重叠。</p>
<p>按照功能模块的方式划分区域，尽量避免区域重叠。</p>
<p>布局要求:</p>
<p>1,高频信号与输入输出信号分开。</p>
<p>2,时钟芯片/开光MOS管远离IO连接器。</p>
<p>3,相关的功能模块靠近连接器放置。</p>
<p>4,走线层到参考层的距离小于到其他层的距离。</p>
<p>5,压板结构必须保证走线的特性阻抗在规范范围内。</p>
<p><strong>布线</strong><br />
布线的一个指导原则，电流必须构成一个完整回路的，所以我们必须要人为给其设置一个路径，让它按照我们想要的路径来走，并且，让这个回路的面积尽量小。</p>
<p>正向的电流路径是我们实际Lay的线，那么其反向的回流路径呢。</p>
<p>高频信号的地线电流总是会选择阻抗Z（不是电阻R）最小的路径走，这条路径并不是终端到源端的直线路径（电阻R最小），而是走线在参考层上镜像路径（阻抗Z最小），也就是走线在其相邻参考平面上投影的路径。我们要做的就是保证这条路径连续，这样其构成的环路面积就是最小的，产生的电磁波辐射就是最小。</p>
<p>信号的回路要做到真正的全部连续，不只是走线部分，还包括源端和终端，甚至要考虑到IC内部。</p>
<p>信号的回流:</p>
<p>高速信号的回流电流并不是完全分别在信号线的正下方，而是按一定的电流密度分布在其正下方及两侧，其正下方的电流密度最大，往两侧递减，如果信号太靠近板边，就会有部分回流电流通过空间辐射的形式返回源端，这样就造成电磁辐射。</p>
<img alt="信号的回流" data-align="center" data-entity-type="file" data-entity-uuid="d4fad5f4-af16-496f-a7e5-2ce3d0381ee0" src="/sites/default/files/inline-images/%E4%BF%A1%E5%8F%B7%E7%9A%84%E5%9B%9E%E6%B5%81.jpg" />
<p>布线规则:</p>
<p>1,高速信号参考完整的参考面，不得有跨岛；</p>
<p>2,与其岛边（电源岛，地岛）间距至少3W；</p>
<p>3,对于分割了GND_Chassis的IO口，每个IO口都要有GND到GND_Chassis的电容。</p>
<p>那些情况会导致回路不连续：换层，跨岛，参考层不完整。</p>
<p>换层分几种情况：信号换层但参考面不变，参考面改变但其属性不变，参考面改变且其属性也改变。</p>
<p>跨岛：走线在参考面的投影区铜皮没有连续（示意图如下）。</p>
<img alt="跨岛" data-align="center" data-entity-type="file" data-entity-uuid="26bd1ad2-5151-416c-9f84-44c47e688b29" src="/sites/default/files/inline-images/%E8%B7%A8%E5%B2%9B.jpg" />
<p>布线规则：</p>
<p>在两个地层直接换层加地钉；</p>
<p>地钉或过孔电容与换层过孔间距最大不能超过3W；</p>
<p>换层过孔应在参考平面内，而不能在参考平面之外或边缘；</p>
<p>前提条件，面临过孔或跨岛的选择时，应选择过孔；</p>
<p>时钟信号不允许跨岛。</p>
<p>时钟信号、高速信号与其他信号线间距至少3W；</p>
<p>时钟信号，高速信号走线不得穿过高速、大功率等器件，以及不能穿过IO连接器和插槽下方；</p>
<p>时钟芯片，时钟Buffer等高速器件下方不能有其他信号穿过；</p>
<p>时钟信号力IO连接器侧板边300mil以上，在其他位置离板边200mil以上；</p>
<p>自身有绕线时（比如蛇形绕线），线间距至少5W；</p>
<p>走线不得与IO线并行走线，且线间距至少5W;</p>
<p>时钟线尽可能在内层走线；</p>
<p>差分对于差分对之间间距保证20mil以上；</p>
<p>按照信号流向走线，滤波器和变压器的初、次级信号走线不可重叠，蛇形绕线的走线也有此要求；</p>
<p>RGB型号与其他信号线和岛边（电源岛，地岛）间距至少5W;</p>
<p>IO电路从连接器往里看，要先进过防护器件，然后再是滤波电路，且都需要靠近连接器。</p>
<p>高速信号在经过滤波器件和防护器件的时候，要按照信号流向依次通过，不能出现分支走线，如 ，RGB信号要从防护IC的PIN脚上穿过，不能单独引分支线到防护IC上。</p>
<p>时钟信号线可以在参考平面进行切换，但切换次数需要尽量可能控制在3次以内；</p>
<p>时钟信号的源端匹配电阻要靠近时钟输出脚放置；</p>
<p>RGB信号的阻抗匹配，要按照芯片的设计指导设计；</p>
<p>走线拐弯使用钝角，不能使用直角和锐角；</p>
<p>高速信号和时钟信号不能出现没有端接的情况，特别是预留方案时，信号的两端都有预留有0欧姆电阻。</p>
<p>串扰：</p>
<p>信号走线间距如果太小，由于走线之间的分布电容影响，信号线之间的高频信号会相互串扰，影响信号质量，造成EMC问题。</p>
<p>特别是IO信号，如果串扰到了高频的噪声，就很容易通过外设引线造成严重的辐射。</p>
<p>信号线之间的分布电容与走线的间距，并行走线的长度，正对面积等因素有关，因此为了减少信号线之间的串扰，应该增大走线间距，减少并行走线的长度。相邻走线层要避免并行走线，因为其分布电容也很大，原则上要求垂直走线。</p>
<p>串扰的程度除了与分布电容有关外，还和信号的频率、幅度有关，这就是为什么高频信号更容易发生串扰。</p>
<p><strong>阻抗匹配</strong></p>
<p>对于高速信号来说，其走线路径都要求阻抗匹配，阻抗不匹配时会在阻抗不连续点产生反射，从而会影响信号质量，产生EMC问题。</p>
<p>如果一组信号从源端-走线-终端这样一个路径上，源端阻抗=走线的特性阻抗=终端阻抗，这种理想情况下就不会发生反射。可以这样理解，阻抗变化越大，信号反射就越大，产生的EMC问题也就越严重，分支走线，终端空载等情况都是很严重的阻抗不匹配。</p>
<p><strong>电源去耦</strong><br />
功能模块之间（芯片之间），电源和地时共用的，模块工作时产生的噪声很容易通过这两个公共的路径相互耦合，造成严重的EMC问题。</p>
<p>地往往会做到很大的面积，而且是单独的一层，这样相对来说比较干净（噪声非常小）。</p>
<p>电源则需要去藕，保证电路工作时不对其他电路产生影响。</p>
<p>为了保证电容的滤波效果，电容到电源或地的阻抗Z必须尽量小。</p>
<p>对于走线的电源，保证每个电源PIN脚都有一个0.1uF的电容，走线要加粗。</p>
<p>对于BGA的芯片，则四个角上分布0.1uF，0.01uF的电容至少各一个。</p>
<p>电源的滤波电路参照原理图放置，电容和磁珠尽量靠近芯片放置。</p>
<p>滤波电容尽可能直接打孔到地层，如果必须使用走线时，走线要保证短而粗。</p>
<p>一个到电源或地的过孔最多允许两个电容使用。</p>
<p><strong>信号的滤波与防护</strong><br />
IO信号一般都需要接上外设使用，而外设一般都有比较长的连线，如果IO信号（包括电源和地）上带有高频噪声，就很容易通过 外设连线向空间产生较大的辐射，因此，IO信号都需要经过滤波。</p>
<p>为了避免经过滤波后的信号在板内遭到二次污染，所以滤波电路要靠近端口放置。</p>
<p>外界设备也容易引入外来的干扰，甚至是破坏性的干扰，因此，都需要使用防护器件，且要放在滤波电路前，防止破坏性干扰使滤波电路失效。</p>
<p><strong>安规</strong><br />
安规：有电气隔离要求的线路之间，必须能耐受规定的电压而不发生绝缘损坏。</p>
<p>设定规则：属于不同线路的铜（via trace shape pad）要保证一定的airgap距离，以耐受规定电压。</p>
<p>同层：外层绝缘介质为空气，击穿电压强度为3KV/mm。内层绝缘介质为FR4。</p>
<p>不同层：绝缘介质为FR4，击穿电场强度为15KV/mm。！！！注意考虑电场分布的非均匀性。</p>
<p>文章转载自：<a href="https://www.toutiao.com/c/user/6139586620/" target="_blank">卧龙会IT技术</a></p>
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