<p>随着处理器的晶体管数量增长，处理器和主内存之间相对缓慢的连接成为改进计算机性能的主要障碍。过去几年，芯片厂商开始将传统上作为主内存使用的 DRAM 直接封装到芯片上。但芯片使用上的缓存和 DRAM 之间存在根本性差异，现有的内存管理方案不能有效的利用新增加的高速储存器。</p>
<p>现有的方案浪费了太多带宽访问元数据和在片外和片上 DRAM 之间移动数据。MIT 的研究人员提出了一套被称为 <a href="http://people.csail.mit.edu/devadas/pubs/banshee.pdf" target="_blank">Banshee</a>（PDF）的新内存管理方案，能将片上 DRAM 缓存的数据率<a _hover-ignore="1" href="http://news.mit.edu/2017/new-high-capacity-data-caches-more-efficient-1…; target="_blank">提升 33-59%</a>。</p>
<p>他们的系统在表中的每一个条目上增加 3 比特数据。论文第一作者、MIT 计算机科学和人工智能实验室的博士后 Xiangyao Yu 说，每一条目已经有大约 100 比特数据，增加额外 3 比特的开销很小。 </p>
<p>文章来源：solidot</p>