假设有一条电压轨在负载下无法保持在容差范围内，第一反应可能是增加更多的去耦电容器。理论上，电容更大，可用电荷就更多，电压噪声也就更低。然后，当 IC 附近又加了十个 0.1 μF 电容器后，问题并没有改善，这是什么原因？
问题几乎从来都不在于电容量的大小，而在于电容与 IC 之间路径的电感。这个电感由物理布局决定：走线长度、过孔与平面层的连接方式，以及电流完成回路所需经过的距离。在不改善回路几何结构的情况下增加更多电容，只是在同一个电感瓶颈之后堆叠了更多电容量而已。
追踪完整的电流回路
去耦电容的工作原理是在 IC 附近提供一个局部电荷储备。当 IC 发生开关动作并需要突发电流时，电容会提供该电流；但是电流必须完成完整的回路。电流从电容的正极流出，经走线和过孔到达 IC 电源引脚，穿过 IC，从 IC 接地引脚流出，再经接地过孔和走线返回电容的负极。这个回路中的每一个导体都有电感。
图 1：该示意图展示了从去耦电容到 IC 再返回的完整电流回路；标注了每个电感贡献因素：电容器 ESL、走线电感、过孔电感、平面扩散电感；结果证明安装路径占主导地位。
总回路电感由几个部分叠加而成。首先，电容器本身的等效串联电感（Equivalent Series Inductance, ESL）。对于典型的陶瓷贴片电容，ESL 约为 1 nH。其次，电容焊盘到连接电源和地平面的过孔之间的走线电感。第三，过孔电感，它取决于过孔直径、过孔高度以及电源过孔和地过孔之间的距离。第四，过孔落点到 IC 连接之间的平面扩散电感。
Sierra Circuits 的《高速 PCB 设计指南》为上述每一项提供了计算公式。对于一对直径为 d、间距为 D、高度为 h 的过孔，其环路电感约为：Lvp = 0.4 x h x [ln(2D/d) + 1/4] nH，其中 h 的单位为毫米。对于直径为 8 mil、中心到中心间距为 40 mil、高度为 60 mil（1.5 mm）的过孔，仅过孔回路电感就约为 1.53 nH。这已经大于电容器自身的 ESL。
这意味着过孔和走线连接在总回路电感中起主导作用。电容内部的 ESL 通常是最小的贡献因素。如果安装几何结构是瓶颈，那么增加电容器也无济于事。
为什么继续增加电容器不再管用
实际电容器只有在低于其自谐振频率时才表现出电容器特性。在该频率，电容器的 ESL 与电容形成谐振电路，阻抗达到最小值（等于 ESR，即等效串联电阻）。高于自谐振频率时，由于 ESL 占主导地位，电容的阻抗随频率升高而增大。它不再表现为电容，而是开始表现得像电感。
图 2：Sigrity X Aurora 的 Power Inductance Workflow 结果，显示了同一网络上两个电容器的回路电感值。其中一个电容器的回路电感较低（安装走线较短），另一个的回路电感则较高（走线更长）；图中标注出了差异。
典型的 0.1 uF 陶瓷电容器，其自谐振频率在 10 至 30 MHz 范围内。超过该频率后，电容的阻抗会上升。并联更多 0.1 µF 电容器可降低有效 ESL 和 ESR（各自除以电容数量），从而在一定程度上扩展其有用频率范围。但是，每个新增电容器的安装电感仍会累加到总电感中。如果每个电容器的走线-过孔回路电感为 2 到 3 nH，并联十个电容器后，仅安装本身仍会产生约 0.2 到 0.3 nH 的有效回路电感，此外还要加上共享平面的扩散电感。
对于高于几百 MHz 的频率，阵列中每个电容器的安装电感都是限制因素。增加再多的电容也无法改变安装几何结构。
解决问题的关键：
缩短回路，而非增加电容
Sigrity X Aurora 的 Power Inductance Workflow 可测量每个去耦电容到其对应 IC 的回路电感。同一电路板上同一网络中的两个电容器可显示出差异很大的环路电感值，这种差异来自于物理安装方式：一个电容器到电源层过孔的走线短而直接，而另一个的走线较长；更长的走线导致电流回路面积更大，回路电感更高。
解决办法要从布局入手：减小回路面积。这意味着缩短电容焊盘到过孔的走线，过孔应尽可能靠近电容焊盘放置，理想情况下直接置于焊盘内（盘中孔）。电源平面和地平面应置于相邻层并尽量减小间距，从而降低扩散电感。此外，电容本身也应在布局允许的范围内尽可能靠近 IC 电源引脚放置。
Sierra Circuits 指南总结很简单：要降低走线回路电感，应缩短走线长度、加大走线宽度，并减小器件层与参考平面之间的高度。这三者都会降低回路的特性阻抗和传播延迟，从而直接降低电感。
平面本身就是电容
在几百 MHz 以上，电源平面与相邻接地平面之间的电容会成为影响电源分配网络（ Power delivery network，PDN）性能的重要因素。这种平面层间电容取决于三个因素：平面重叠面积、平面之间的间距，以及两者之间材料的介电常数。间距越小，面积越大，电容越高。
图 3：PDN 阻抗与频率关系图，显示了目标阻抗线。电压调节模块（VRM，例如电源管理 IC——PMIC）对应低频，大容量电容对应中频，陶瓷电容对应高频，裸片电容对应更高的频率，而平面电容则对应高频至极高频率。（来源：Cadence 博客）
这种平面电容非常有用，因为它的安装电感几乎为零。电流无需通过走线和过孔即可到达电容器，因为这种电容分布在整个平面区域上。这使得平面间电容在分立电容器已呈感性的更高频率下仍然有效。
在 Cross-Section Editor 中创建的叠层设计直接决定这一点。将电源平面和接地平面放置在相邻层上，并采用薄介电间距（3 至 4 mil），可提供显著的板内去耦，且电感非常低。
PDN 设计是一个几何问题
PDN 的阻抗，本质上受物理几何结构控制。电容安装路径的回路面积、过孔直径与间距、电源/地平面的层间距离、走线长度与宽度，都会直接影响 PDN 阻抗。这些看似只是布局细节，实际上决定了去耦策略能否真正生效——否则，即使继续增加电容，也可能只是把电容堆在一道“电感墙”之后，使其无法发挥应有作用。
Sigrity X Aurora 可以直接基于已完成布线的版图测量这些参数。压降工作流显示电流密度最高的位置；Power Inductance Workflow 则可指出哪些电容存在较高的回路电感，并进一步识别出问题根源是否来自不良的安装布局。因此，真正的修正方向始终是调整布局，而不是更换物料清单（BOM）。
文章来源：cadence