随着 BGA 间距不断缩小、HDI 叠层越来越复杂，许多 PCB 工程师发现一个曾经简单的问题变得越来越棘手：
为什么去耦电容总是放不下？
对于传统四层板而言，将去耦电容放置在 IC 电源引脚附近通常不是难题：禁布区较多且 BGA 间距有 0.8 mm，只要遵守设计规范，做好布局规划即可。
但是，一旦进入 HDI 领域，面对：
- 细间距 BGA
- 堆叠微孔
- 小于 0.5 mm 的焊球间距
- 12+ 的层数
的高速设计，去耦网络设计很容易成为 PDN 设计的瓶颈。
下面将详细探讨 HDI 从根本上增加去耦放置难度（而不仅仅是逐步增加规则）的原因以及能够帮助克服这些挑战的技术。
图 1：采用细间距 BGA 器件的高密 HDI PCB；随着电路板密度增加，去耦电容布局受到的限制不断叠加。
什么是去耦电容？为什么必须靠近 IC？
去耦电容的作用是在 IC 瞬态电流需求出现时快速提供电荷。
基本原则始终没有改变：
- 去耦电容距离电源引脚越近，环路电感越低，电源完整性（PI）表现越好。
通常建议：
- 距离控制在 1~2 mm
- 最小化电流环路面积
- 缩短过孔和走线长度
否则会导致：
- 电源噪声增加
- 电压跌落
- 时序裕量下降
- EMI问题恶化
为什么 HDI 设计让去耦布局变得更困难？
原因1：
BGA 扇出占用了去耦空间
传统设计中：
- BGA需要扇出（Fanout）
- 扇出需要过孔
- 过孔需要占用焊球间空间
而这些位置恰恰也是去耦电容最理想的安装区域。
图 2：传统狗骨形 BGA 扇出布线占据了焊球之间需要放置去耦电容的间隙空间，从而在信号扇出和供电之间造成直接冲突。
这是一种结构性限制，设计人员必须在 BGA 信号扇出和 PDN 性能之间做取舍，而这两者都十分关键。正如 Eric Bogatin 在其著作《信号和电源完整性简化版》中所述，去耦回路中那些原本可以避免的电感，并非受物理条件限制，而是设计选择的结果。
这里有必要引入一个贯穿整个讨论的术语：电源分配网络（Power Delivery Network，PDN）。PDN 涵盖了从稳压器到 IC 电源引脚的所有部分——包括平面、走线、过孔和去耦电容等。在 HDI 设计中，PDN 对放置和布线决策特别敏感，因为该路径中每个元件的几何形状，都直接决定了在瞬态负载条件下的供电效率。从布局规划之初就要考虑 PDN，而不仅仅是在器件放置阶段再来考虑，这样做的好处是电路板能够通过信号完整性验证，避免后期返工。
原因2：
细间距 BGA 迫使采用盘中孔
盘中孔技术的出现，正是为了解决上述冲突。使用盘中孔可以最大限度增加 BGA 下方可放置的电容器数量，减少 footprint 占用的空间，并最大限度降低电感。当直接穿过 BGA 焊盘布置过孔时，就可以释放焊球之间的空间用于电容器安装过孔，而不是与扇出布线争夺同一块表面区域。
图 3：盘中孔截面图，显示了直接穿过 BGA 焊盘布置的填充微孔。这种方法虽然释放了间隙空间，可用于放置去耦电容，但需要采用已完成填充和电镀处理的微孔以及顺序层压工艺。
问题在于，随着焊球间距缩小，盘中孔将成为必选项，而不是可选项。间距为 0.65 mm 时，狗骨形布线虽然会变得紧凑，但可能仍然有效。一旦间距低于 0.5 mm，盘中孔将成为唯一现实可行的选项。一旦决定在 HDI 电路板上使用盘中孔，同时还必须使用已完成填充和电镀处理的微孔、顺序层压工艺以及随之而来的制造复杂性。所有这些因素都自带规则性，直接影响电源和接地连接到这些电容器的布线位置和方式。
但务必要认识到的是，盘中孔并不能解决去耦问题，它只是转移了问题。释放中间的空间确实消除一个规则，但现有放置区域可能依然不足以容纳 PDN 所需数量和容值的去耦电容。发生这种情况时，解决办法并非简单地增加盘中孔数量。相反，可能需要改用更小的电容器封装，例如 0201 或 01005，以便在可用 footprint 内安装更多去耦电容；或者完全重新考虑去耦策略，在各层之间以不同方式分配电容器；或者在更极端的情况下，评估是否采用引脚间距或电源引脚分布更合适的不同 IC 封装，以便更好地满足 PDN 要求。盘中孔是强大的工具，但它只是解决放置问题的起点，而非终点。
堆叠微孔带来了另外一层需要考虑的因素。由于铜块与周围层压板之间存在 CTE 不匹配，当微孔堆栈高度超过三层时，产生层压板和铜应力裂缝的可能性就会增加。这属于可靠性风险，需要在叠层规划阶段根据布线密度进行权衡，而不是等到认证测试阶段才去发现。
原因3：
层数增加导致环路电感上升
即使在物理上将去耦电容靠近电源引脚放置，其在高频下的实际效果仍然由电容器到过孔到电源层到过孔到接地平面再返回的电流环路的电感决定。环路面积受两个过孔之间的分离间距以及电容器与平面层之间的距离的影响。为提高去耦性能，需要解决的关键因素是到平面的距离以及过孔分离间距。
在标准四层电路板中，去耦电容的位置总是会靠近其中一平面层，而远离另一层。但在多层 HDI 叠层中，就会更加灵活，也有更多试错机会。如果电路板超过四层，就可以灵活优化去耦电容相对于电源层和接地平面的位置。如果没有将电源层和接地平面放置在相邻层上，将会损失大量的分布电容。
Smith 和 Bogatin 在《PDN 设计的电源完整性原理》中精准阐述了这一点：PDN 是一个分布式系统，从电荷源到负载的电流路径电感，决定了该电荷源在何种频率下会失效。在 HDI 中，该路径是在放置开始前数周就已经确定了。
层数越多，设计周期早期做出的叠层决策越是会限制后期供电选项。如果由于优先考虑信号布线，导致电源层与接地平面被多个信号层分离，则在尝试放置有效去耦网络时，每次都会受到这一决策限制。
针对这些问题，具体应对步骤有三个：
- 在最终确定叠层之前，务必查阅 IC 产品手册。高速处理器、FPGA 和存储器接口越来越多地在手册中提供 PDN 指南或参考叠层，说明推荐的平面对放置、去耦电容容值和目标阻抗曲线。这些文件通常是关于如何围绕特定设备安排电源层的最直接指导。
- 确立将电源-接地平面对放置在彼此相邻位置并在布线要求允许时尽可能靠近设备层的规范。
- 如果叠层必须容纳大量信号层，可以考虑将设计分为独立的电源区域和信号区域是否可以在满足布线密度要求的同时保护 PDN 平面几何形状。
HDI 设计中最常见的 PI 问题
同步开关噪声和地弹噪声
在 HDI 设计中，有一种故障模式会明显恶化，且直接关系到去耦效果，即同步开关噪声。当多个输出驱动器同时切换状态时，由此产生的瞬态电流需求会在电源轨和地通路上造成电压波动，这种波动足以破坏整个电路板的信号完整性。在传统设计中，由于拥有大面积的连续平面层，加上充足的去耦电容放置空间，本地电荷库通常足以吸收这些瞬态电流。HDI 极大程度上改变了这种局面。
图 4：同步开关噪声表现为多个输出驱动器同时切换时，电源轨和地通路上出现电压波动。在电源层分散、分布电容减少的 HDI 设计中，去耦网络必须完全吸收这些瞬态电流。
在 HDI 设计中，由于信号布线层增加，电源层通常被分成更小的部分，这样会提高 PDN 阻抗，并使同步开关噪声和接地反弹问题更加突出，必须在去耦放置过程中予以解决。电源层分散，意味着通常所依赖的分布电容会减少，去耦电容必须加大工作力度方能对此做出补偿。如果这些电容器相对于开关输出的位置放置不当，或者其过孔连接增加的电感足以导致响应速度变慢，则噪声预算会被迅速消耗掉。
这种情况对于 HDI 设计中的 FPGA 和高速处理器尤为致命，因为可能有数百个 I/O 引脚同时发生切换。在这些设备的 I/O 电源轨周围正确放置去耦电容，其重要性不亚于核心电源去耦，并且适用相同的物理规则。
空间压缩引发优先级冲突
从定义上讲，HDI 设计基本上就属于密集型设计。在采用 BGA 或高速处理器的密集型 PCB 设计中，平衡去耦电容的数量与可用电路板空间是一项常见的挑战。实际操作中，这表现为以下两方面存在持续博弈：一方面是 PDN 分析显示需要的去耦电容数量；另一方面是与信号布线、散热孔、连接器禁步区和机械规则等因素占用空间后实际存在的物理空间。
核心电压可低至 0.8V，而瞬态电流却高达数百安培。在这种情况下，电源层的目标阻抗必须极低，低于 1mΩ，才能抑制电压纹波。要达到这一目标阻抗，需要精心规划储能电容、本地高频去耦和层间电容的组合。该策略的每一层都有其物理 footprint 要求，而在 HDI 设计中，该 footprint 会与电路板上的其他所有元件争夺空间。
这并非设计人员在布局过程中通过肉眼观察或凭直觉就能解决的问题。平面几何形状、电容器放置位置、过孔电感与目标阻抗之间的相互作用过于复杂、相互依赖程度过高，靠肉眼观察或直觉等方式评估的意义不大。因此，必须采取“设计即正确（Correct-by-Design）”的方法，在器件放置位置最终锁定之前，通过布局前 PDN 仿真量化各种权衡，从而确立目标阻抗曲线和电容器数量需求。然后，在布线完成后，再通过布局后分析对这些目标进行验证，以确认在物理上能够实现。跳过布局前步骤的电路板，往往会在合规性测试期间发现其 PDN 缺陷，此时修复成本高昂，对项目进度的影响也非常大。
去耦电容应该如何分级配置？
大多数工程师都知道，电路板上需要配置多种不同容值的去耦电容。HDI 迫使设计师仔细考虑，哪些容值的电容器应该放置在最靠近 IC 的位置，而哪些层级的电容器即使放得远一些也不会影响效果。
高频去耦
典型容值：
- 0.01 µF
- 0.047 µF
- 0.1 µF
特点：
- 可以放得更远
- 提供低频能量储备
储能电容（Bulk Capacitor）
典型容值：
- 10 µF
- 22 µF
- 100 µF
特点：
- 可以放得更远
- 提供低频能量储备
图 5：不同容值的去耦电容分别对应一个特定的频带。在 HDI 布局中，靠近 IC 的优质放置位置有限，必须优先考虑小容值高频电容器，因为它们的效果会随着距离和过孔电感的增加而急剧下降。
HDI 布局中常犯的错误是，将所有去耦电容放置优先级视为可以互换。事实并非如此。根据工作频率（而不是仅仅是与 IC 的近距离）来对放置策略进行分级，可以构建一个更加经得起推敲的 PDN，同时还能减少在电路板上最拥挤位置占用的空间。
图 6：去耦电容应根据其支持的频率范围进行放置。小容值（通常为 0.01μF-0.1μF）高频电容器必须放置在最靠近 IC 的位置，以最大限度地降低环路电感，而支持低频能量的大容值“储能”电容器可以放置在更远的位置。
高频去耦的过孔配置问题
在现代高速数字设计所关注的频率下，连接到电源层和接地平面的过孔电感，其重要性丝毫不亚于电容器自身的寄生参数。对于工作频率高于 1 GHz 的高速电路，理想情况下，去耦电容的放置距离应小于电容器自谐振频率下四分之一波长的十分之一。在 HDI 布局中，要达到这一目标，意味着过孔放置会非常密集，以至于过孔间间距会是一个实际的规则因素。在设计过程中，除制定其他物理间距规则外，还应明确指定一个反映制造商最低要求的过孔间间距规则。这样，布局工具能够在电路板上持续强制执行该要求，一旦出现违规就会立即显现，而不是累积到后期审查阶段才被发现。
盘中微孔将 IC 焊盘直接连接到内部层，通过缩短电流环路减少寄生电感，从而提高电源完整性，同时还能改善瞬态响应，使电容器能够更有效地应对电流需求。但是堆叠微孔会增加制造复杂性和可靠性风险，尤其是热循环方面的风险，需要在叠层规划过程中仔细权衡。
真正有效的对策
以上所述并不意味着 HDI 去耦是个无解的死局。
如果将电源层和接地平面紧密耦合，且间距控制在 4 密尔或更低，就可以显著降低对电容器精确放置的依赖，因为平面本身就能提供有效的分布电容。在此基础上，如果能在具有多个电源引脚的 IC 周围或下方对称放置电容器，以平衡电流分配并减少 EMI，就可以恢复大量的裕量。
图 7：在细间距 BGA 设计中（上图以 0.8 mm 间距为例），0201 去耦电容可以放置在 PCB 另一侧，正好位于设备下方，这样可以最大限度地减少电流环路长度并降低过孔电感。顶层放置受限时，这种放置方式可在 IC 电源引脚和电源层/接地平面对之间提供短而直接的连接路径，从而实现高效的高频去耦。
对于表面空间确已用尽的电路板，嵌入式电容技术值得认真考虑。嵌入式电容技术将电容器功能直接集成到 PCB 层中，既能节省表面空间，同时还能通过缩短电感和电阻路径显著提高电气性能。嵌入式电容并非在表面安装分立电容器并通过过孔连接到平面，而是将去耦功能内置于叠层中，使其在物理上尽可能靠近平面。
图 8：嵌入式电容技术将去耦直接集成到 PCB 层中，无需表面安装和过孔连接。这种方法将嵌入式层级的环路电感降低至接近零，同时释放表面空间，供必须放置于此处的器件使用。
最全面的方法，是将去耦视为一个三层系统，而不是一个孤立的问题。
这种多层策略结合了三种机制：
- 由分立储能电容器处理的低频去耦；
- 由 PCB 或封装中的嵌入式电容器实现的中高频抑制；
- 用于超高频稳定的裸片电容；
每一个层级负责处理其他层级无法有效覆盖的频率范围，并且在表面放置受限的 HDI 设计中，将中频去耦卸载到嵌入层中，这样可以释放表面空间，供真正需要放置于此处的器件使用。
在 HDI 电路板设计初期进行 PDN 仿真绝非可选项。在器件放置位置锁定后再进行此仿真操作，就只是在修补问题，而不是真正解决问题。在最终确定叠层之前进行阻抗分析，同时将平面对放置位置和电容器数量作为整体（而不是按顺序）进行迭代，才是能够持续产生更优结果的方法。
结论
在这种情况下，PDN 的重要性进一步提升。PDN 不只是由电源层、接地平面和去耦电容组成，它还包含从稳压器到 IC 电源引脚之间的完整电流路径。任何叠层结构、平面配置、过孔设计或材料选择上的变化，都可能影响电源传输效率以及系统在瞬态负载条件下的稳定性。
需要特别强调的是，盘中孔以及其他 HDI 技术虽然能够提升布线密度和布局灵活性，但它们并不会消除设计限制，只是改变限制出现的位置和形式。当去耦电容已经没有合适的布局空间时，更有效的做法通常是重新评估器件封装、去耦策略或嵌入式电容方案，而不是一味增加过孔数量或依赖额外的布局补救措施。
最佳实践是在布局规划初期就将 PDN 作为核心设计对象，通过布局前仿真建立目标阻抗和电容配置方案，并在布局完成后进行验证和优化，而不是等到信号布线完成之后再尝试修复电源完整性问题。对于 HDI PCB 而言，当去耦网络问题在后期才暴露出来时，能够采用的解决方案往往已经十分有限。
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文章来源：Cadence