固态继电器NSI7258在高可靠性BMS系统绝缘监测中的应用

MCU识别到绝缘电阻劣化并报警，因此需要较小的R2，以便Vp2和Vn2在数值上有足够的差异来抵消ADC精度误差。

对Settle time的考量：在实际系统中，部分客户车身地和电池地中间并联Y电容（即与Rn并联），存在RC充放电过程，R1、R2需要小一些以便于减少settle time。如R1、R2取得过小，将导致K1、K2闭合时的并联等效阻抗Rp//R3//R1、Rn//(R4+R5)//R2偏小，也对人身安全造成威胁。

2.1.2 400V/800V系统推荐电阻值

基于上述分析，可以基于下表设计绝缘监测电路分压电阻。

2.2 继电器选型

2.2.1 继电器漏电流对监测精度影响

绝缘电阻劣化到小于500·VBUS时系统监测到此现象应报警。以VBUS=800V的系统为例，按标准要求绝缘电阻应大于400kΩ，若K1、K2上漏电流小于1μA，其等效阻抗大于800MΩ，远大于绝缘电阻Rp、Rn，对于400kΩ测量带来的误差小于0.05%。若K1、K2上漏电流为10μA，其等效阻抗等于400 MΩ，测量误差约为0.5%。

因此，漏电流越大，对于测量精度的影响越大。选用漏电流小(<1μA)的纳芯微SSR产品来实现K1、K2的开通、关断功能将有益于提升测量精度，避免误报警。

2.2.2 继电器可靠性对系统可靠性的影响

传统机械继电器开关寿命受限，一旦到达最大开关次数，系统绝缘监测功能失效，人身安全隐患突出。因此机械继电器已经基本退出此应用场景。

传统PhotoMOS目前使用较多。PhotoMOS在控制侧发光二极管(LED)通电流后，光敏二极管接收到光的照射，由光电效应产生电流从而控制高压侧MOS导通。

图3.1 PhotoMOS原理

LED经过长时间使用后，发光强度将会降低。主流光耦供应商对于PhotoMOS产品使用寿命进行了预测，1000小时后阈值电流就会升高10%，11年后阈值电流需要提高5倍以上。若按照数据手册中的阈值电流进行设计，光敏二极管接收到的能量不足，将导致误码失效。改善的方法只能是设计较大的输入电流来解决光衰问题。但是另一方面，更大电流带来更高的温度，高温将导致发光二极管将电信号转化为光信号和光敏二极管将光信号转化为电信号的效率降低，同时，由于高温寿命问题，PhotoMOS一般限制在最大85°C环境温度下。多种因素使得光耦产品可靠性受到极大的挑战。

采用容隔或者磁隔的固态继电器来替代类似光耦的PhotoMOS，可以极大提高系统的可靠性。纳芯微开发的NSI7258固态继电器是一款通过EMI CISPR25 CLASS 5标准，同时采用高可靠电容隔离技术的产品，将强大的技术创新能力与车规高可靠性的质量管理体系结合，为绝缘监测系统提供高性能，高可靠性的解决方案。

3.1 绝缘监测应用潜在EMS问题

在新能源汽车中，电子组件的可靠性对车辆的整车性能起着至关重要的作用。特别是在面对恶劣电磁干扰环境下，确保车辆集成的各单元能够正常运作，符合电磁兼容性标准，成为了一个关键问题。

诸如辐射抗扰(RI)、大电流注入(BCI)、手持发射机抗扰(PTI)等部分EMS测试，可等效为在芯片的高、低压侧两端加一高频电流源，如图4.1所示。尽管电路板上及空间中存在寄生电容高频电流泄放路径，但仍然会有部分电流直接注入芯片内部。在电流频率较高时(约几百MHz)，隔离电容呈现阻抗相对较低，成为潜在电流通路，且当电路上无其他高频电流泄放路径设计时，电流将穿过隔离电容，经由芯片高压侧回流至低压侧，形成电流环路，将可能干扰芯片正常工作。

图4.1 部分EMS测试等效模型

BMS系统产品在设计验证环节中，需要对进行系统ESD测试，其中下电模式，用以模拟产品在制造、组装、测试、存放及搬运等过程中，因人为接触所导致人体积累的静电的泄放过程，评估产品抵抗静电放电破坏能力。

在该测试中，需要将ESD枪的地接至设备机壳地，放电点为暴露在表面的零部件(机壳、螺丝等)及人能直接接触到的接插件的每个Pin脚，且通常需要通过±8kV测试需求。由于固态继电器产品跨接在BMS系统高压域与低压域间，若芯片位置设计不合理，±8kV的ESD电压将直接施加在芯片隔离带两侧，且无其他ESD电流泄放路径。测试等效模型如图4.2所示。

图4.2 系统ESD测试等效模型

为避免上述电磁兼容问题影响或损坏芯片，可根据如下推荐原理图及布局设计电路。

3.2 推荐应用电路分析

如图2.1，在绝缘监测应用电路中，推荐将SSR放至电桥中点两侧，经过大分压电阻R1、R2后再与高压母线VBUS+及VBUS-连接。以K1为例，由于K1的D1、D2引脚至高压母线及线路上均存在大分压电阻，使得高频干扰电流难以灌入SSR芯片，同时K3导通，进一步提供了高频干扰电流泄放路径。当系统注入干扰时，干扰电流流通路径为VBUS+ → R1 → K1导通电阻RDSON → K3导通电阻RDSON → 车身地GND，不会流经SSR隔离电容，SSR受干扰误工作风险低。

同时，推荐在图中芯片低压侧串联磁珠，用以进一步增大芯片低压侧的线路阻抗，阻碍高频电流流入芯片。考虑到隔离电容在高频情况下更容易穿过电流，推荐使用阻抗在100MHz-400MHz频段内较高的磁珠，可以很好阻碍干扰电流。同时，在系统ESD下电模式测试中，ESD电压将施加在VBUS+、VBUS-与车身地GND之间。对于K1、K2及K3，由于在ESD路径上，存在兆欧级限流电阻，将保护芯片。

电路的欠佳设计如图4.2所示，与图2.1不同，K2与R2位置互换，直接与HV-相连，使得K1与K2表现出不同的EMS及ESD性能。由于缺少了分压大电阻的阻挡，高频电流将直接通过D2引脚直接注入K2，同时，由于K2的D1引脚与电桥中点间存在大分压电阻R2，隔离电容的阻抗相对更小，干扰电流无法经由K3流至车身地GND，而是直接经过K2的隔离电容回到车身地。干扰电流流通路径为 HV- → K2隔离电容CISO → 车身地GND。由于电流流经SSR隔离电容，SSR存在受干扰误工作风险。同时，在系统ESD测试中，ESD电压将由K2的隔离电容直接承压，当施加的ESD电压过高，将导致芯片损坏。

图4.3 绝缘监测欠佳设计

3.3 推荐PCB布局

PCB板布局PCB布局对EMS性能非常重要。根据4.1节中的电路优化设计思路，给出如下PCB电路设计参考设计。请参阅图4.4推荐原理图、图4.5推荐布局和下面的PCB布局指南：

1. 为符合隔离和安全要求，一次侧和二次侧必须物理隔离。爬电距离和间隙必须符合适用于该应用的安全标准。考虑到一般PCB电路板为CTI Ⅲ级，需进行开槽以保证足够的爬电。

2. 为保证足够的抗共模干扰性能，应充分注意PCB板上走线，考虑分布寄生电容的影响，避免因同层、跨层走线过近，产生寄生低阻抗路径，使干扰电流在芯片高压侧直接注入芯片D1、D2引脚。同时，在磁珠附近，应避免大面积铺地，避免电流通过空间电容绕过磁珠，降低磁珠效果。

经实验验证，该推荐电路可通过100k-400MHz ISO11452-4 Level 4的BCI测试及±10kV的系统ESD测试。