静电损伤失效及分析方法

周五, 9 七月 2021 - 10:12

电子产品在生产制造过程中的静电放电损伤是引起半导体器件失效的重要原因。产品在生产线上出现批量下线时，应当怀疑是否由于静电放电引起。这种情况，不仅需要对生产线进行排查，而且需要对失效器件开展深入分析工作。

失效分析在静电放电损伤方面的应用技术发展迅速，除了常规的外观、电测、内部形貌观察等常规手段外，一些电路模拟技术、热点侦测、微光显微镜等技术对微电子器件进行失效定位，研究的对象也覆盖了普通的 CMOS 集成电路、隧道场效应晶体管、铟镓氧化锌薄膜晶体管、SiC MESFET 等类型。

一、静电的产生及来源 
静电是静止不动的带电电荷（正电荷或者负电荷），通常存在于物体表面，它是由于物体表面局部正负电荷（电子）失衡造成。通常，静电产生有三种方式：摩擦起电、界面剥离起电和感应起电。其中，摩擦起电和剥离起电主要发生在非导体材料之间，如有机聚合物、木制品、橡胶、棉花和羊毛制品、人手、玻璃等，影响的因素包括：材料特性、摩擦或接触面积、速度、环境湿度等；感应起电主要是带电的物体引起非导体材料感应起电。

不同静电电位的两个物体间静电电荷的转移过程就是静电放电。静电放电方式有接触放电、空气放电等。一般来说，静电只有在发生静电放电时，才可能会对元器件造成损伤，尤其是快速放电过程。结合企业的电子制造过程，表 1 给出了电子产品生产制造过程中常见的可能产生静电的物品和器材以及对元器件影响分析结果。

表 1 电子制造过程主要静电源

二、静电敏感结构

2.1 MOS 结构

金属氧化物半导体（ Metal Oxide Semiconductor，MOS）结构是使用一层很薄的氧化物（一般是 SiO2）作为绝缘层，将栅与半导体衬底隔离开，也被称为栅氧层，如图 1 所示。由于栅氧层的厚度一般只有 0.1~1.5μm，栅源极间的等效电容非常小，少量电荷在极间电容上积聚就能够在电容两端形成很高的电压。一旦积聚的静电电荷产生的电压超过栅氧层的最大可承受击穿电压，栅氧层将发生击穿。

图 1 MOS 典型结构图

2.2 半导体结

半导体结静电损伤机理：非本征半导体的温度系数是正的，即温度越高电阻越大，这可以防止低温条件下电流积聚而形成局部热点。但是在反偏情况下，在较窄的结耗尽层上有较大的压降，能量主要消耗在该位置。由于几何效应，局部电阻变化和晶体缺陷，使结区电流分布不均匀。当跨越结的两边发生静电放电时，耗尽区温度很快上升，非本征半导体材料成为本征半导体材料，引起电阻急剧下降，导致二次击穿，使硅和金属可以穿过结而扩散，造成局部热击穿失效。

半导体结对静电的敏感程度取决于结区的几何尺寸、图形、电阻率、杂质程度、结电容、热阻、反向漏电流和反向击穿电压等。

2.3 膜电阻器

膜电阻器的主要构成为：导电金属氧化物（电阻体）、金属附加剂（改善电阻特性材料）、基体（支撑载体）、玻璃烧结物（粘附衬底）等。目前，膜电阻器的静电放电损伤机理尚无明确定论。其机理可能与静电放电过程改变电阻膜结构，使金属微颗粒熔融形成新的导通通路有关。静电放电发生后，其阻值往往会下降。有研究表明，膜电阻器受静电放电影响的主要因素是静电电压。

2.4 金属化条

半导体硅衬底上窄而且薄的金属化条，因其可吸收的能量少，一旦有较大电流流过时，容易发生局部过热，甚至导致金属化条烧毁、开路。因此，静电放电时的短时大电流作用是极易导致金属化条烧毁的。金属化条对静电的敏感程度取决于金属化条的材料、宽窄厚薄程度、布线结构等。

2.5 压电晶体

主要是指石英晶体，其静电放电损伤机理主要是静电放电过程的瞬时大电流超过晶体的最大允许的驱动电流，造成损坏。另外，过高的电压所产生的机械应力也可能超过晶体允许的最大限度而导致碎裂，造成性能退化而诱发失效。

三、静电放电损伤特征分析

3.1 失效统计数据

静电放电对半导体器件的损伤机理从本质上可分为静电过电压导致的场致失效和瞬时放电电流引起的热致失效。通常，ESD 损伤造成的元器件失效的主要模式有：a）端口漏电、击穿呈阻性甚至短路；b）端口特性无明显变化，功能异常；c）重要性能参数退化；d）潜在性损伤：暂时无明显异常，后续使用中才逐渐表现出来。静电敏感结构主要失效机理汇总见表 2。

据有关数据统计，静电损伤 / 过电损伤（ESD/EOS）失效是导致半导体器件失效的主要原因，占 50%以上。而在静电损伤的案例中，受影响最多的是 CMOS 类集成电路，其次是功放管和微波器件（组件）等。ESD 损伤失效占比及损伤元器件种类分布如图 2 所示。

表 2 静电敏感结构主要失效机理汇总

图 2 ESD 损伤失效占比及 ESD 损伤元器件种类分布

3.2 ESD 损伤类型及特点

静电损伤分为突发失效和潜在失效两种类型。突发失效是指元器件受到静电放电损伤后，突然完全或部分丧失其规定的功能。具体表现有：PN 结区被击穿、严重漏电；集成电路的金属化条或键合引线的熔断；电容器介质击穿短路；CMOS 电路和 MOS 功率管因静电触发“闩锁”烧毁等。

而潜在失效指静电放电能量较低，或放电回路有限流电阻，仅造成轻微损伤，器件电参数可能仍然合格或略有变化。主要表现为：栅氧化层损伤、栅氧化物愈合或短路、保护电路受损、电荷陷阱、PN 结衰减等。潜在失效同样对器件产生不利影响：a）使用可靠性下降，缩短预期寿命；b）电参数逐渐恶化、抗过电应力能力下降。

四、ESD、EOS 与缺陷诱发失效鉴别方法

4.1 失效背景调查

通常静电损伤发生具有一定的随机性和持续性，而 EOS 损伤发生的阶段可能具有一定规律性和可重复性。一般来说，EOS/ESD 不具有失效器件的批次性特征，而缺陷引起的失效通常具有一定的批次性特征，而且在“合格品”中可能同样存在潜在缺陷的迹象或趋势。因此需关注失效发生是否具备批次性特点。另外，需调查失效发生的阶段、周围工作场景等信息，通过失效背景信息区分三种失效是分析的辅助手段。

4.2 参数测试

通常，对失效样品需要进行参数测试，这些包括：端口 I/V 测试、静态电流、功能测试等，同时会利用同批次良品进行对比。对于静电损伤引起的失效，其参数测试结果往往与良品差异性小，而 EOS 损伤的测试结果则往往差异较明显。对于缺陷诱发的失效，则可能在大量良品测试中检测出潜在缺陷的样品。另外，怀疑静电损伤的失效，则应该针对良品开展静电敏感度等级评价测试，评估是否属于静电敏感类型器件，同时通过进一步解剖对比模拟失效的样品与失效样品之间的差异。

4.3 显微形貌观察和分析

通过解剖样品，并且借助于失效定位手段：如光学显微观察、液晶分析法、光发射显微分析技术（EMMI）以及激光诱导电阻变化技术（OBIRCH）、磁显微分析以及聚焦离子束剖切（FIB）等方法定位到失效点，然后直接观察失效的微观物理形貌特征，是鉴别三种失效类型最直观的方式，也是最需要经验的一个环节。通常，从损伤后的物理微观形貌来看，静电损伤形貌通常比较轻微，损伤区域小，损伤点尺寸通常为微米级，或者仅有轻微损伤痕迹，相对于 EOS 损伤来说要轻微一些。图 3 给出了典型的 ESD 击穿形貌照片。对于 CMOS 集成电路而言，多数发生在电极或扩散区之间，往往有明显的指向性。有时也会伴有金属化损伤，但相对于 EOS 损伤来说，损伤区域及尺寸小，不会像 EOS 损伤那样有较大面积的金属化熔融和烧毁的特征。而缺陷诱发的失效，往往具有失效部位和类型单一，且“合格品”中也可能存在类似缺陷。总的来说，ESD 失效是 EOS 失效的一部分，二者之间没有明显分界，目前在国际上也没有很好的方法将二者完全区分开来。在对失效样品进行判别分析时，要采用上述三种方法进行综合分析，才能得到较为准确的判断。

图 3 静电击穿典型形貌

4.4 典型分析案例

（1）样品描述：样品为某型号双向收发器，陶瓷密封封装，装板后测试发现功能失效。共有 2 只失效样品（F1#、F2#），良品若干。

（2）背景调查：器件在装板后测试发现功能失效（无法收发数据），排查测试过程异常电应力，未发现异常，怀疑静电损伤。

（3）非破坏性分析：失效品外观未见机械损伤、密封区开裂、过电或腐蚀痕迹、引脚残留焊料。进行 X-Ray 观察，均未见明显异常。对失效品进行端口特性测试，发现失效样品的功能引脚 Pin30（2A5）对地呈现漏电特性。

（4）显微形貌观察：将 F1#、F2#样品机械开封，内部芯片表面未见明显机械损伤、过电损伤和脏污腐蚀变色等异常形貌。光发射扫描显微镜定位（OBIRCH 模式）发现失效芯片上 Pin30 键合附近存在异常亮点，该点在激光扫描下，阻值发生变化，光发射显微镜探测到该阻抗变化，并标记颜色。而对正常引脚 Pin33（2A3）用此方法测试则无亮点。将失效品芯片去层并进行扫描电镜观察，可以观察到两只芯片相同位置的保护管处存在击穿熔坑，但击穿点尺寸都较小（约 1μm）。

（5）静电防护能力诊断：对装配生产线进行现场诊断，发现作业过程中大量使用绝缘类包装材料，且无有效的静电防护措施。另一方面，查阅该器件规格书可知该器件的静电敏感电压（HBM 模型）为 1000 V，属于静电敏感器件。

（6）综合分析：失效样品芯片表面无明显异常，光发射定位后发现端口保护网络击穿失效，呈现为小能量击穿，综合背景调查和现场诊断结果综合判断为静电放电损伤引起。图 4 是该失效分析案例的典型照片。

图 4 ESD 损伤失效分析典型形貌

五、结论 
在军工、航空航天、通信、智能家电、电力电子、医疗电子以及轨道交通等领域电子产品中大量使用静电敏感器件，静电放电造成的损失不容忽视。

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