<p>本文主要介绍LDO的噪声抑制。</p>
<p>上一篇文章分析了LDO的内部噪声主要是带隙基准源产生的噪声，为了抑制带隙基准源产生的噪声，主要有下面三种办法。</p>
<ul>
<li>
<p>一是降低误差放大器的带宽，抑制了带隙基准源的高频噪声。但是降低带宽会使LDO的动态性能降低。</p>
</li>
<li>
<p>二是在带隙基准源和误差放大器之间加低通滤波。高性能的LDO都会有一个噪声抑制NR管脚，CNR并联在带隙基准源和GND之间，起到低通滤波的作用。（有的芯片也叫BYPASS引脚）</p>
</li>
<li>
<p>三是在反馈电阻R1上增加前馈电容CFF（也有在R2上增加旁路电容的）。在增加了CFF和CNR后，输出噪声可以表示为：</p>
</li>
</ul>
<p> </p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="f9829755-9b09-4798-abb6-7939d9f687a3" src="/sites/default/files/inline-images/1_79.png" /></p>
<p>CFF越大，输出噪声就越小。频率越高，输出噪声越小。增加合适的前馈电容CFF，对改善LDO低频噪声有非常好的效果。</p>
<p>针对上述三种方式，实际的LDO芯片中采用的相关抑制技术也各不相同，具体可以参见相关的芯片手册。</p>
<p>在R1上并联电容（前馈电容）的情况如下：</p>
<p> </p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="55c0b409-ebde-4d79-8da8-1940d9cb0909" src="/sites/default/files/inline-images/2_67.png" /></p>
<p>在VREF上并联电容（旁路参考电压噪声）的情况如下：</p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="4c27d4ca-16ca-465f-9cde-fbbf4d80248f" src="/sites/default/files/inline-images/3_63.png" /></p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="9a136ace-d558-4803-91ab-2617c1446b50" src="/sites/default/files/inline-images/4_56.png" /></p>
<p>在R2上并联电容（旁路反馈电压噪声）的情况如下：</p>
<p> </p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="dc8141c4-8b3c-4810-8f27-70478f19cf24" src="/sites/default/files/inline-images/5_42.png" /></p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="d9a48b2a-cdd2-4fe0-ac8e-18b547814bb0" src="/sites/default/files/inline-images/6_36.png" /></p>
<p><img alt="1" data-entity-type="file" data-entity-uuid="33e411cc-0d4b-4785-8c0a-f41fe5f2f582" src="/sites/default/files/inline-images/7_36.png" /></p>
<p>旁路电容可以连接在反馈电压和地之间，也可以连接在VREF和地之间，还可以连接在反馈电压和输出之间。旁路电容可以减小输出噪声、相位裕度、PSRR，为了保持整个电源的稳定性，这种方式对COUT有特殊要求。</p>
<ul>
<li>
<p>由于LDO的启动时间在其内部和该电容有关，所以增加旁路电容会使上电时间变缓。</p>
</li>
<li>
<p>对于输出可调的LDO，减小反馈分压电阻的值，也能减小噪声（阻值越小，FB引脚的寄生参数越小，引入的噪声也越小）</p>
</li>
</ul>
<p>来源：<a href="https://mp.weixin.qq.com/s/PmljUV0CMQVkD__Eve20Sg">硬件助手</a></p>