作者：电子创新网编辑部
TSMC、Samsung、Intel Foundry 三方对比下的下一代电源完整性竞争
在 2025 年 IEEE 国际电子器件大会（IEDM 2025）上，英特尔代工（Intel Foundry Services, IFS）披露了面向 AI 时代系统级芯片（SoC）的关键技术突破——下一代深沟槽嵌入式金属–绝缘体–金属（MIM）去耦电容器。
这一进展，被产业界广泛视为“先进制程下一个真正可拉开差距的技术点”。
在晶体管微缩进入 2nm 世代后，“GAA 化”不再是差异化，而是标配。各家代工厂在晶体管结构、EUV 制程等方面逐渐趋同，使得供电网络（Power Delivery Network，PDN）、电源完整性（Power Integrity, PI）、背面供电、嵌入式去耦电容等“深层结构”，成为先进制程的真正竞争焦点。
英特尔此次发布的深沟槽 MIM decap，就是这场新竞赛的前沿。
图源：英特尔
一、新材料体系的突破：三条面向未来的潜在路线
IFS 在 IEDM 2025 展示了三类可用于深沟槽 MIM 结构的新型介电材料，分别对应三条未来可能的工艺路线。
路线 1：HfZrO（HZO）——铁电材料驱动的跨代飞跃
HZO 的铁电极化机制能在纳米尺度下保持高 κ 值，是目前业界最具颠覆性的新材料：
自发极化带来高等效介电常数
与 CMOS 工艺兼容性良好
在深沟槽结构中可进一步提高电容密度
适合未来 1.x nm 节点的长期扩展
其潜力不仅在 decap，也可能与铁电存储、铁电 FET 形成器件层面的“生态叠加”。
**挑战：**偏压、温漂等非线性行为需要系统级模型配合。
路线 2：TiO₂（二氧化钛）——最稳健的量产候选
TiO₂ 是材料供应链最成熟的高 κ 方案：
ALD 成膜窗口宽
稳定性强、界面工程简单
漏电性能优异
更适合服务器、AI 推理等长寿命芯片
可能成为最先量产的深沟槽 MIM 方案。
路线 3：SrTiO₃（STO）——冲击极限 κ 值的钙钛矿路线
STO 具备产业界可行的最高 κ 值之一，理论上最有潜力突破 100 fF/μm² 密度档位。
在深沟槽结构中强化收益巨大
对极端电流波动的 AI 加速器极具价值
但工艺挑战最大：界面稳定性、缺陷密度、退火要求均远高于普通介质。
STO 更像“面向后 1nm 世代的储备性技术”。
二、性能突破：从“材料改善”跃迁到“系统级电源稳定性提升”
英特尔公布的性能数据明显超过行业当前路线：
电容密度：60–98 fF/μm²（跨代跃升）
漏电：比行业目标低 1000 倍（静态能耗显著下降）
可靠性：击穿电压、漂移均保持先进水准
这背后意味着：
先进节点的电源完整性瓶颈，第一次在材料与结构层面被系统性突破。
这类深沟槽 decap 对 AI/HPC 高峰值电流的影响是直接的：
抑制 di/dt 引发的瞬态压降（droop）
减少功率噪声对逻辑计算的干扰
提升芯片频率稳定性
在有限面积内释放更多功能模块空间
对于未来 1000 A 级电流切换的 AI 加速器，这些增益极具价值。
三、产业竞争格局：三星 vs 台积电 vs 英特尔的路线分野
深沟槽 MIM 去耦电容不只是“材料进步”，而是先进制程竞争中继晶体管之后的下一主战场。
三大代工厂路线差异显著。
TSMC：稳健推进，但深沟槽 MIM 暂未公开明确路线
台积电的 A16/N2/N2P 大方向仍是：
平面 MIM 电容堆叠微增强
κ 值提升
漏电控制
可靠性优先
台积电在能见度上更谨慎，鲜少公开深沟槽 MIM 动向。
其优势在于：
最成熟的量产体系
最强的 BEOL 工程稳定度
EUV/CoWoS/N3B 在市场占据主导
但其技术路径的瓶颈也清晰：
平面 MIM 的密度提升已接近物理极限
对 AI 峰值电流的支持不足以形成差异化
若英特尔率先量产深沟槽 decap，台积电可能在“真实性能”层面首次遇到竞争压力
台积电的策略依旧稳健，但在未来两代节点中，是否引入深沟槽 decap 或类似结构将成为关键决策点。
Samsung Foundry：拥有 DRAM 深沟槽积累，但逻辑迁移仍具挑战
三星的独特优势是：
在 DRAM 深沟槽电容（DT-cap）量产超过十年
在刻蚀、超高深宽比结构、ALD 方面经验深厚
理论上最有能力快速追赶英特尔路线
但 DRAM → Logic 迁移涉及完全不同的工艺位置和可靠性要求：
DRAM 深沟槽在 FEOL，而逻辑 MIM decap 在 BEOL
AI/HPC 芯片的寿命、偏压稳定性要求远高于存储
DRAM 优化方向是储能，逻辑 decap 优化方向是瞬态抑振
三星可能会成为英特尔最接近的跟随者，但其路线仍需要更多工艺耦合验证。
Intel Foundry：率先将“供电堆栈”作为差异化武器
英特尔的战略态度是三家中最明确、最激进的。
1. 来自服务器 CPU 的深厚 PI 底层技术
英特尔在 x86 CPU 的长期经验，使其对：
阻抗建模
droop 控制
高频电源噪声
多源供电设计
具备产业界独有的深度积累。
2. PowerVia（背面供电）+ 深沟槽 decap 的协同效果
英特尔是全球唯一同时推进：
背面供电网络（PowerVia）
深沟槽 MIM decap
3D 封装级电源管理（EMIB + Foveros）
AI/HPC 中的整体 PDN 架构优化
的厂商。
其技术组合正在形成“供电堆栈（Power Stack）”的系统竞争力。
供电主干由 PowerVia 提供，瞬态抑制由深沟槽 decap 完成，两者互补。
3. IFS 的商业逻辑：从“nm 竞争”切换到“真实 AI 性能竞争”
台积电的路线更倾向稳定量产；
英特尔代工的路线更倾向差异化创新。
IFS 此次在 IEDM 的展示，就是明确告诉市场：
在 AI 时代，决定芯片性能的不是 2nm vs 1.8nm，而是供电堆栈能否跟上峰值功率需求。
这为 IFS 赢得了一个真正“可差异化、可商业化、可提前量产”的突破点。
四、趋势判断：先进制程竞争正在从“nm 之争”转向“供电堆栈之争”
晶体管、EUV、GAA 不再是决定性差异，三家路线在此都高度一致，但在 PDN、电容结构、材料体系、背面供电方面，差异开始重新拉开。
未来 5 年先进制程的竞争逻辑将发生结构性改变：
竞争焦点时代 | 主导要素 | 特征 |
1）14nm–5nm：晶体管时代 | FinFET、EUV | TSMC 全面领先 |
2）3nm–2nm：GAA 时代 | 晶体管结构趋同 | 三星追赶、产品差异收敛 |
3）2026–2032：供电堆栈时代（即将开启） | PowerVia、深沟槽 decap、3D PDN | 英特尔凭“Power Stack”建立差异化 |
简单讲：
下一代先进工艺的竞争，将从“可以测的 nm”，转向“无法简化为 nm 的系统级供电能力”。
深沟槽电容，就是这场“供电堆栈战争”的前沿火力点。
结语
IEDM 2025 上，英特尔代工展示的下一代深沟槽 MIM 去耦电容，不是孤立的材料突破，而是其构建“AI 时代供电堆栈”战略的重要拼图。
台积电仍维持稳健路线；
三星具备 DRAM 深沟槽的底层优势；
英特尔则选择用系统级创新打开代工市场的突破口。
未来三到五年，AI 芯片需求将进一步扩大“功率密度—瞬态电流—供电完整性”之间的矛盾。
而深沟槽 MIM decap 的规模化量产，将直接影响 AI 加速器、CPU、GPU 的真实性能上限。
代工竞争正在进入新纪元。
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