加强ESD保护的小窍门

如今，从液晶电视到手机等现代电子产品中使用的许多芯片组都是采用远低于130nm的先进技术开发的。这些技术对3.3V以上直流电压的耐受性极低，因此静电放电脉冲会对此类设备造成灾难性的影响。此外，对“板载”或“片载”ESD保护的要求已降至500V，远低于8kV的典型现场要求。本文介绍了电路板设计人员可以采用的各种技术，以帮助设计人员在所选ESD保护器件无法通过系统ESD测试时，达到设计所需的ESD水平。

电路板设计人员不仅需要外部静电放电保护，还需要考虑到小几何形状芯片组的脆弱性，确保其足够坚固耐用。如前一篇论文所述，在受保护的数据线或I/O引脚上放置8kV额定ESD器件并不能保证芯片组本身在系统内测试中通过8kV。

通常情况下，ESD设备本身并不能提供足够的保护，因此会导致芯片组过早出现故障。本文列举了一些指导原则，为设计人员加强板载ESD保护提供参考。

设备安置和布局

要使ESD保护器发挥最大功效，器件的位置和布局至关重要。为此，设计人员最好了解各种寄生电感对电路板的影响。需要特别关注的是电感，因为仅通过1nH的8kV ESD冲击（即30A）就会在PCB线路上产生30V的尖峰电压：

注：本讨论假定所有ESD威胁都通过图1中的端口进入系统。

图1 静电放电器件需要考虑的四个寄生电感

在决定ESD器件的位置时，应考虑 L_ESD、L_GND、L_IC和L_PORT这四个寄生电感，图1显示了它们的位置。L_ESD和L_GND有增加箝位电压（或V_IC）的作用，而L_IC和L_PORT则对设计者有利。我们先来看看这两个有害电感。

L_ESD和L_GND

有时，电路板的布局不允许将ESD器件直接放置在PCB线路上。原因各有不同，但归根结底，将静电放电元件放置在距离受保护数据线一厘米远的地方，就能迅速转化为数十伏的电压。GND总线也是如此。在某些设计中ESD器件的GND必须通过多个通孔，甚至要经过迂回路径才能到达GND平面。

除了流经ESD设备的ESD电流所产生的电压外，这两个电感还会产生电压尖峰（即I_PEAK*R_DYNAMIC）。

下面的简化示例将说明L_ESD和L_GND对V_IC的影响。在举例说明之前，我们需要指出的是，常见的PCB制造工艺可为典型的微带线迹提供约3nH/cm（假设具有一定的宽度、厚度和介电常数）。

有鉴于此，让我们在本例中假设一个8kV的ESD脉冲和一个动态电阻为1Ω的ESD器件。此外，让我们看看两种不同的布局，布局A和布局B，它们的L_ESD=L_GND=1.5nH（各为0.5cm）和L_ESD=L_GND=3.0nH（各为1.0cm）。

因此，只要将痕量长度（即L_ESD和L_GND）从0.5cm增加到1cm，V_IC就能增加75%。图2显示了布局B以及与每个元件相关的电压。

图2 带相关电压的布局B图示例

L_IC和L_PORT

在许多ESD器件数据表中，通常会说明要将器件尽可能靠近ESD进入点。这样做的目的是使L_PORT与L_IC的比率尽可能小（即LIC>>L_PORT）。L_PORT的电感不一定会影响整体ESD性能，但 L_IC的电感肯定会。

L_IC的非线性特性将通过提供"朝向"集成电路的巨大压降，对ESD脉冲的初始峰值电流起到缓冲作用。随着电感的减小（即ESD器件越来越靠近集成电路），压降会不断减小，直至不再产生额外的优势。因此，对设计人员最有利的是使L_PORT与L_IC的比率尽可能小，以利用PCB线路的寄生特性。图3显示了我们所指的电压降。

图3 集成电路的电压降

图4 静电放电器件和受保护的集成电路分担静电放电脉冲的电流负载

利用L_IC和L_PORT是提高整体ESD性能的直接方法。不过，有些设计无论上述比率多低，都会过早失效。换句话说L_IC的值无法为峰值ESD电流提供足够的缓冲。

缓冲电阻

有时，采用前述技术还不足以为特定电路板设计提供最大的ESD保护。原因是“片上”ESD结构的电流过大，导致I/O与GND或V_CC短路而损坏。

图4显示，ESD器件和受保护的集成电路实际上分担了来自ESD脉冲的电流负载，这有助于更清楚地说明问题。该图（减去迹线电感）显示的是正静电放电脉冲，其中保护装置承担了大部分电流，但它与集成电路本质上是一个电阻分压器。(注：图中显示集成电路的两个导轨上有二极管钳位，但片上保护装置可以是任何其他静电放电结构，如可控硅。这样做的目的是为了说明任何片上ESD结构都有一些与ESD器件并联的等效电阻）。

如图4所示，集成电路上的导轨二极管负责将剩余电流或“让通”电流导入V_CC（通常通过旁路电容返回GND）。很难确定集成电路ESD保护的等效电阻是多少，但毫无疑问，它要比板载ESD器件高得多。

例如，如果片上保护器(R_CHIP)的电阻为10Ω，外部ESD保护器的R_DYNAMIC为1Ω，则集成电路的峰值电流将为：

为帮助降低流入集成电路的峰值电流，可在外部静电放电装置和集成电路之间串联电阻，如图5所示。

图5 在外部ESD保护装置与集成电路（IC）之间串联显示电阻

通过增加一个10Ω的缓冲电阻，流入集成电路的峰值电流可降低近50%（在本例中）。

显然，电阻值可以增加到10Ω以上，以进一步减小泄放电流，而最大电阻值往往取决于应用的具体情况。

还应注意的是，在HDMI和USB3.0等一些高速应用中使用这种技术时必须格外小心。 R_BUFFER电阻会干扰线路阻抗，使信号衰减超出这两种标准的合规规格，但精心的电路板设计可以弥补任何不良影响。不过，电路板设计人员应在工具箱中保留这项技术，并在电路板或系统内ESD电平低于要求时加以应用。

结束语

如今，现代芯片组比以往任何时候都更容易受到ESD瞬变的损害。由于采用了小型几何技术，这些集成电路需要坚固耐用的外部ESD解决方案，以经受住系统内ESD测试。

本文给出了电路板设计人员可用于优化ESD解决方案的四种策略或程序。

· 减少寄生"存根"或L_ESD的长度；

· 减少GND线路的长度和/或用于减少L_GND的过孔数量；

· 在给定的设计中使L_IC和L_PORT的比率尽可能小；

· 如果上述1-3项还不够，则在ESD器件和集成电路之间使用缓冲电阻。

所有这些做法都是为了降低集成电路的电压，并限制芯片上ESD结构必须处理的电流。遵循这些简单的规则，电路板设计人员就能获得更强大的ESD解决方案，从而超越行业标准。

文章来源：Littelfus